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Développements
Fichiers de configuration de l'électronique de Front-End pour CAT
Il existe deux fichiers (en bleu les deux fichiers utilisés actuellement) :
Crate.cdf
détection automatique des slots équipés par une carte (test d'écriture/lecture dans le glue)
slot3.cdf
pas de détection automatique : le slot 3 DOIT être équipé avec une FEB
Pour charger un fichier de configuration, ouvrez CAT en cliquant sur l'icône représentant un chat situé le bureau. L'icône lance le programme SANS charger de fichier de configuration particulier. C'est ensuite à vous d'en ouvrir un en actionnant le bouton (représentant un répertoire) bleu en haut à gauche du panneau principal (Application Window). Naviguez dans le répertoire cdf qui contient les fichiers mentionnés ci-dessus. Pour recharger la configuration (arrêt et redémarrage de la carte de Front-End), inutile de relancer le software. Il suffit de recharger le même fichier de configuration en re-faisant les mêmes opérations ou bien, plus simple, en cliquant sur le bouton juste à droite du précédent (flèche circulaire pour le rechargement).
ADC vs Front-End PGA : allowed phase range
Trigger PGA Format
RAM :
SpyRAM 0 : add_high_sum[13:8] + high_sum[7:0]
SpyRAM 1 : tot_energy[7:0]
REGISTERS :
Setup : selclk1_40[3] + selclk0_40[2] + serial1_clock4ecs[1] + serial0_clock4ecs[0]
BCID : bciddata_reg[11:0]
TestLength : testlength [7:0] (8 bits doivent être suffisants)
DataOffset : data_offset4chfeb[3:0] + data_offset4upsn[3:0] + data_offset4ns[3:0] + data_offset4corner[3:0]
Channel_Clear0 : pwdn_chfeb[15:0] (masquage pour carte feb(31:16))
Channel_Clear1 : pwdn_chfeb[15:0] (masquage pour carte feb(15:0))
Channel_Clear2 : pwdn_upsn[15:12] + pwdn_sn[11:3] + pwdn_incorner[2]
Archive
I2C: corrections pour lecture et écriture avec les PGA
Correction de la soustraction dans le cas avec signaux importants avec une longue durée (actuellement soustraction conduisant à 4095 au lieu de 0)
Possibilité d'utiliser les Pulseurs (QuadBuffer)
Possibilité de faire avancer la RAM du FePGA avec des L0 et non pas seulement à partir de la clock
Implantation du décalage de 2 bit(s) des données pour multiplication par 4. Voici le mail de Jacques concernant cette modif :
Ceci est pour fixer la calibration trigger avec une sécurité en cas ou nous devons réduire le gain des PM HCAL a cause d'un courrant trop élevé. Dans le module trigger dans le design actuel on commence par soustraire 256 du chiffre de 12 bits qui sort du la soustraction du piedestal. Un nombre qui deviendrait alors négatif est saturé à zéro. On a alors NADC, puis dans le design actuel on commence la multiplication. Dans le nouveau design: si le bit Ishift est a zéro on transmet les 12 bits initiaux NADC si le bit Ishift est =1 et les bits 11 ou 12 sont =1 alors le nouveau NADC est 111111111111 si le bit ISHIFT est =1 et les bits 11 et 12 sont = 0 le nouvel NADC est l'ancien shifté de 2 bits ( les deux bits de poids faibles sont mis à 0 et le nouveau troisieme bit = l'ancien premier etc...) Ishift est un bit rentré par I2C et protégé par TVR Idéalement Ishift a une valeur 1 ou 0 pour chaque voie d'un FEPGA. Si ceci est embêtant on pourrait avoir une décision globale avec une seule valeur de ISHIFT pour les 4 voies. A mon avis ceci devrait pouvoir se faire par 4X12 cellules par FPGA (+ l'I2C) et ne devrait rajouter que le retard d'une cellule (<2ns?) donc ne pas causer de problème
Documents
AX 250 - FG 484 Ball map | Pinout de l'AX 250 |
AX 500 - FG 484 Ball map | Pinout de l'AX 500 |
LHCb 2003-121 | Cards, Crates and Connections for the Calorimeters |
LHCb 2003-038 | The LHCb Calorimeter Front-End crate |
LHCb 2003-037 | The Trigger part of the Calorimeter Front-End Card |
LHCb 2003-036 |
Functional Specification for the PGAs of the ECAL/HCAL Front-End card |
LHCb 2003-036-Rev7 | Functional Specification for the PGAs of the ECAL/HCAL Front-End card : Revised version of the previous document - not published |
Frédéric Machefert
Last Modification : 06/10/2007